첨단 반도체 제조의 한계는 대개 수식 없이는 설명하기 어려운 물리에서 나온다. 그런데 이번 한계는 자에서 나왔다. AI 프로세서 옆에 놓이는 메모리 더미는 775마이크로미터보다 높아질 수 없다. 종이 한 장 두께의 여덟 배쯤 되는 이 숫자가 지금 업계에서 가장 값비싼 부품의 로드맵을 좌우하고 있다.
SK하이닉스 아메리카의 패키지 엔지니어링 담당 부사장 이재식은 8월 23일 핫칩스 2026에서 이 계산을 풀어놓았다. 그 과정에서 메모리 업계가 수년간 기다려온 패키징 전환인 하이브리드 본딩이 HBM4E 세대에는 오지 않는다는 사실도 사실상 확인해줬다.
천장이 생긴 이유는 다소 맥 빠질 만큼 평범하다. 표준 300mm 로직 웨이퍼의 두께가 775마이크로미터이기 때문이다.
GPU 패키지에 냉각판(콜드플레이트)을 붙일 때는 열이 판으로 빠져나갈 수 있도록 로직 다이와 메모리 스택을 모두 갈아내 맨 실리콘을 드러낸다.
메모리 큐브가 조금이라도 더 높으면 옆에 있는 프로세서보다 튀어나오게 되고, 냉각판이 두 곳 모두에 평평하게 닿지 못한다.
“우리가 올라갈 수 있는 한계가 여기까지인 이유는 로직 웨이퍼 두께도 775마이크로미터이기 때문”이라고 이 부사장은 말했다.
이 천장은 자연이 정한 것이 아니라서, JEDEC은 이미 한 번 옮긴 적이 있다. HBM4 표준은 HBM3E까지 유지되던 720마이크로미터에서 패키지 두께 허용치를 올렸고, 하이브리드 본딩을 둘러싼 다급함이 사그라든 것도 정확히 그 때문이다.
정해진 예산 안에서 D램을 한 층 더 쌓으려면 그 두께를 어딘가에서 빼와야 한다. 12단 HBM4는 양산 중이고, 16단은 큐브당 48GB로 고객 인증 단계에 있는데, 거기까지 가기 위해 코어 다이를 약 50마이크로미터까지 얇게 깎고 층 사이 간격을 절반으로 줄였다.
실리콘을 얇게 만들면 사양표에 드러나지 않는 결과가 따라온다. 얇은 다이로 쌓은 스택은 산화막 비중이 상대적으로 커지는데, 산화막은 실리콘에 비해 열을 훨씬 못 전달한다.
동시에 인터페이스 자체가 적층과 무관한 이유로 더 뜨거워지고 있다. 핀 속도는 초기 HBM의 1Gbps에서 HBM4의 8Gbps까지 올라가면서 같은 면적에 더 많은 전력을 몰아넣는다.
SK하이닉스가 제시한 수치로는 발표에 나온 세대들을 지나며 열 부담이 2.2배로 늘었고, 적층 수는 두 세대마다 두 배가 된다. 전도체는 얇아지고 절연체는 늘고 전력은 커지는데 면적은 그대로다.
현재 이 스택은 MR-MUF, 즉 대량 리플로우 몰디드 언더필 공정으로 조립된다. 픽앤플레이스 장비로 다이를 모두 배치한 뒤 한 번의 리플로우로 접합하는 방식이다.
이 부사장은 16단의 주된 제조 난제를 담백하게 설명했다. 절반으로 줄어든 간격을 채우면서, 50마이크로미터도 안 되는 다이의 휘어짐(워피지)을 제어하는 일이다.
하이브리드 본딩은 그 출구가 되어야 할 기술이다. 층 사이의 마이크로범프를 아예 없애고, 평탄화한 구리 패드와 산화막 표면을 상온에서 맞붙인 뒤 큐어 단계에서 구리의 열팽창을 이용해 접합을 완성한다.
이득은 상당하다. 마이크로범프가 사라지면 20단에서 코어 다이를 최대 24% 두껍게 쓸 수 있고, 같은 높이에서 열저항이 MR-MUF 대비 약 35% 낮아지며, 범프 피치는 지금의 30마이크로미터에서 18마이크로미터 아래로 내려간다.
“매우 단순한 공정이지만 실제로는 정말 까다롭다”고 이 부사장은 말했다. “우리가 이야기하는 건 16층, 20층짜리 하이브리드 본딩이다. 한 층을 쌓는 것과는 전혀 다른 문제다.”
그래서 일정은 계속 밀린다. 삼성전자는 지난해 5월 HBM4에 하이브리드 본딩을 쓰겠다고 공개 선언했고, SK하이닉스는 개선된 MR-MUF를 앞세운 채 구리 대 구리 접합을 예비 카드로 쥐고 있었다. 그러다 JEDEC의 두께 완화가 당장의 압박을 없앴다.
업계 논의는 이제 20단을 위해 천장을 825~900마이크로미터로 다시 올리는 쪽으로 옮겨갔다. 그렇게 되면 전환 시점은 또 한 번 뒤로 밀린다. JEDEC이 한계를 올릴 때마다 MR-MUF는 한 세대씩 더 살아남았다.
SK하이닉스는 3월 첫 양산용 하이브리드 본딩 장비를 발주한 것으로 전해졌다. 어플라이드 머티어리얼즈와 베시(Besi) 장비를 묶은 인라인 시스템 한 대로, 금액은 약 200억 원(1,500만 달러) 수준이다. 카운터포인트 리서치는 이 기술이 2029~2030년경 HBM5와 함께 본격 양산에 들어갈 것으로 본다.
스택을 더 높일 수 없다면 남은 공략 방향은 열을 옆으로 빼내는 것이다. 이 부사장은 발표의 일부를 5월에 처음 공개한 SK하이닉스의 냉각 구조 iHBM에 할애했다.
발상은 열은 잘 전달하되 전기는 통하지 않는 블록을 베이스 다이의 다이-투-다이 PHY 영역에 심는 것이다. 전력 밀도가 가장 높은 인터페이스 핫스팟인 이 자리에서 열저항을 30% 넘게 낮춘다는 주장이다.
발표 자료는 이 방식을 삼성의 히트 패스 블록(전용 기둥으로 열을 빼내는 구조), 마이크론의 베이스 다이 회로 재설계(에너지 효율 20% 이상 개선 주장)와 나란히 비교했다. 셋 다 서로 다른 지표로 측정한 자사 주장이고, 어느 쪽도 출하가 임박하지 않았다.
SK하이닉스와 삼성의 설계는 모두 HBM5를 겨냥하며 2028년 이전 양산은 기대되지 않는다. 그리고 이 산업이 어떻게 돌아가는지 보여주는 조건이 하나 더 붙는다.
블록이 다이-투-다이 인터페이스 옆 패키지 안쪽에 자리하기 때문에 고객사의 설계와 함께 최적화해야 하고, 이미 설계에 들어간 세대에는 나중에 끼워 넣을 수 없다. “좋은 선택지이긴 하지만 이미 설계가 진행된 세대에 적용할 수 있는 것은 아니다”라고 그는 말했다.
가장 날카로운 순간은 질의응답에서 나왔다. 세미애널리시스의 탄지 베넷은 더 높이 쌓는 것이 과연 나은가라는 전제 자체를 문제 삼았다.
셀 단위에서 동작하는 D램은 제곱센티미터당 20TB/s 수준을 내는데 20단 스택은 4TB/s 근처에서 멈추고, HBM은 동급의 DDR5나 LPDDR보다 훨씬 많은 생산 능력을 잡아먹는다는 지적이었다.
“20단까지 가면 그 메모리의 평균 속도는 DDR5보다 느려진다”고 베넷은 말했다. “더 싼 메모리를 주변에 영리하게 배치하는 대신 HBM 스택의 높이를 쓰는 편이 왜 더 낫다는 것인가?”
이 부사장의 답은 방어라기보다 인정에 가까웠다. 학습 워크로드는 대역폭과 용량을 모두 요구하지만, 추론에서는 KV 캐시를 고대역폭 메모리에 두고 나머지를 LPDDR로 내리는 식으로 절충이 이뤄질 수 있다는 것이다.
이 분리는 가정이 아니다. 엔비디아의 베라 루빈 플랫폼은 이미 같은 목적으로 NVLink-C2C를 통해 LPDDR5X를 HBM4와 함께 묶어 쓰고 있고, SK하이닉스가 샌디스크와 함께 만든 고대역폭 플래시(HBF) 규격은 같은 계층화 발상을 낸드까지 확장한다.
이런 기술적 신중함 뒤에 걸린 상업적 이해관계는 작지 않다. SK하이닉스는 베라 루빈 세대에서 엔비디아 HBM 물량의 약 70%를 쥐고 있는데, 그 큐브들은 하이브리드 본딩이 아니라 전부 MR-MUF로 쌓인다.
패키지에서 시야를 넓히면 같은 제약이 모든 규모에서 반복된다. 트렌드포스는 8월 21일 엔비디아·AMD·구글의 개별 AI 칩 열설계전력(TDP)이 1kW를 넘어섰고 랙 단위 시스템은 수백 kW를 소비한다고 전했다.
AI 칩의 액침·수랭 냉각 채택률은 2025년 약 33%에서 2026년 53%로, 2027년에는 60%에 근접할 것으로 전망된다. KAIST 김정호 교수는 로직과 메모리가 모두 3차원 적층으로 가면서 열 한계가 AI 확장 자체를 제약할 수 있다고 경고했다.
그가 제시한 해법은 순환적이라는 점에서 흥미롭다. 패키지 설계에 AI를 쓰자는 것이다. 김 교수는 자신의 연구실에서 돌리는 ‘HBM 설계 AI 에이전트’를 열 방출 구조 최적화의 초기 사례로 소개했다.
서울과학기술대 김성동 교수도 비슷한 관찰을 내놨다. 업계가 이제 추가 성능 향상보다 열 관리를 우선하고 있으며, 광공동패키징(CPO)과 시스템-기술 협력최적화(STCO)가 유력한 접근이라는 것이다.
결국 이 부사장이 무대에서 설명한 것은 메모리 문제라기보다 예고편에 가깝다. 30년 동안 컴퓨팅의 결정적 제약은 트랜지스터를 얼마나 작게 만들 수 있느냐였다.
이제 그 제약은 고정된 부피에서 열을 얼마나 빼낼 수 있느냐로 옮겨갔고, 775마이크로미터는 그것을 가장 정밀하게 표현한 숫자일 뿐이다. 다음 세대 AI 하드웨어는 엔지니어가 무엇을 만들 수 있느냐보다 무엇을 식힐 수 있느냐에 따라 모양이 정해질 것이다.
참고 자료
- Luke James, “Hot Chips 2026: SK hynix pushes hybrid bonding to HBM5 as AI memory hits 775-micron ceiling,” Tom’s Hardware, 2026.8.24.
- 이재식(SK hynix America) 패키지 엔지니어링 발표, Hot Chips 2026, 2026.8.23.
- “Chip Packaging Experts Flag Heat as AI’s Biggest Bottleneck,” TrendForce, 2026.8.21 (전자신문 2026.8.20 인용).
- “Liquid Cooling Becomes Standard for High-End AI Infrastructure,” TrendForce, 2026.8.17.
